基于Verilog HDL設計的自動數(shù)據(jù)采集系統(tǒng)
摘要：介紹了一種采用硬件控制的自動數(shù)據(jù)采集系統(tǒng)的設計方法，包括數(shù)字系統(tǒng)自頂向下的設計思路、Verilog HDL對系統(tǒng)硬件的描述和狀態(tài)機的設計以及MAX PLUSII開發(fā)軟件的仿真。設計結果表明：該采集系統(tǒng)具有很高的實用價值，極大地提高了系統(tǒng)的信號處理能力。隨著數(shù)字時代的到來，數(shù)字技術的應用已經(jīng)滲透到了人類生活的各個方面。數(shù)字系統(tǒng)的發(fā)展在很大程度上得益于器件和集成技術的發(fā)展，著名的摩爾定律（Moore's Law）的預言也在集成電路的發(fā)展過程中被印證了，數(shù)字系統(tǒng)的設計理念和設計方法在這過程中發(fā)生了深刻的變化。從電子CAD、電子CAE到電子設計自動化（EDA），隨著設計復雜程度的不斷增加，設計的自動化程度越來越高。目前，EDA技術作為電子設計的通用平臺，逐漸向支持系統(tǒng)級的設計發(fā)展；數(shù)字系統(tǒng)的設計也從圖形設計方案向硬件描述語言設計方案發(fā)展。可編程器件在數(shù)字系統(tǒng)設計領域得到廣泛應用，不僅縮短了系統(tǒng)開發(fā)周期，而且利用器件的現(xiàn)場可編程特性，可根據(jù)應用的要求對器件進行動態(tài)配置或編程，簡單易行地完成功能的添加和修改。
在現(xiàn)代工業(yè)的發(fā)展中，實時測控系統(tǒng)得到廣泛應用，這就對高速數(shù)字信號處理系統(tǒng)提出了更高的要求。因為要涉及大量的設計，為了提高運算速度，應用了大量DSP器件。數(shù)字采集系統(tǒng)是整個系統(tǒng)的核心部分之一，傳統(tǒng)方法是應用MCU或DSP通過軟件控制數(shù)據(jù)采集的模/數(shù)轉換，這樣必將頻繁中斷系統(tǒng)的運行從而減弱系統(tǒng)的數(shù)據(jù)運算，數(shù)據(jù)采集的速度也將受到限制。因此，DSP CPLD的方案被認為是數(shù)字信號處理系統(tǒng)的最優(yōu)方案之一，由硬件控制模/數(shù)轉換和數(shù)據(jù)存儲，從而最大限度地提高系統(tǒng)的信號采集和處理能力。
1 系統(tǒng)總體方案
數(shù)據(jù)采集系統(tǒng)是基于DSP的信號處理系統(tǒng)中的一部分。框圖如圖1所示。該數(shù)字信號處理系統(tǒng)用于隨機共振理論在弱信號檢測中的應用研究中。整個系統(tǒng)由信號放大、信號濾波、信號采樣、高速數(shù)字信號處理、與主計算機的高速數(shù)據(jù)傳輸接口等部分組成。其中，信號放大是對輸入信號進行調理 以滿足采樣的要求；信號濾波是防止信號產(chǎn)生“混疊現(xiàn)象”；信號采樣是完成模擬信號的數(shù)字化；高速數(shù)字信號處理是在建立隨機共振模型的基礎上完成各種算法；與主計算機的高速數(shù)據(jù)傳輸接口是滿足信號檢測的實時性，將DSP處理的數(shù)據(jù)傳給計算機以進行進一步的處理。
基于Verilog HDL設計的自動狀態(tài)機由硬件控制A/D轉換以及自動向FIFO中存儲數(shù)據(jù)，采樣頻率由DSP系統(tǒng)輸出時鐘確定，當采樣數(shù)據(jù)達到一幀時，F(xiàn)IFO向DSP申請中斷，DSP系統(tǒng)啟動DMA完成數(shù)據(jù)讀取。這期間數(shù)據(jù)采集不中斷，從而實現(xiàn)連續(xù)的實時數(shù)據(jù)采集和實時數(shù)據(jù)處理。數(shù)據(jù)采集系統(tǒng)由A/D芯片MAX196、邏輯控制芯片EPM7128、FIFO芯片CY7C425組成。控制邏輯用Verilog HDL語言描述，并進行了仿零點和實際驗證。
圖2
2 硬件電路設計
2.1 A/D轉換芯片
系統(tǒng)A/D轉換由MAX196芯片實現(xiàn)。MAX196的特點為：
①12位A/D轉換精度，1/2 LSB線性度；
②單5V電源供電；
③軟件選擇模擬量輸入范圍，分別為：±10V、±5V、0～5V、0～10V；
④6模擬量輸入通道；
⑤6μs轉換時間，100ksps采樣速率；
⑥內(nèi)部或外部采樣控制；
⑦內(nèi)部或外部時鐘控制轉換。
在MAX196的控制字中：
①A2A1A0為通道選擇字：000～101分別代表通過0～5；
②BIP、RNG為輸入范圍和極性選擇；
③ACQMOD：采樣控制模式，0為內(nèi)部控制采樣，1為外部控制采樣；
④PD1、PD0為時鐘與省電模式選擇。
內(nèi)部轉換模式時序如圖2所示。當向MAX196寫入包含通道選擇、量程選擇、極性選擇的控制字時，完成A/D轉換的初始化。控制字的ACQMOD位用來選擇內(nèi)部轉換模式和外部轉換模式，當寫入ACQMOD位為0的控制字時，將啟動內(nèi)部轉換模式，這里采用內(nèi)部采樣模式，一次轉換需要12個時鐘周期，轉換周期由芯片內(nèi)部時鐘確定。寫入一個寫脈沖（WR CS）可以啟動一次轉換。當在A/D轉換期間寫入新的控制字時，將中止轉換并啟動一次新的采樣周期。A/D轉換結束，輸出低電平信號INT有效，信號RD讀取A/D轉換結果并復位INT信號，完整的一個轉換周期結束。
2.2 數(shù)據(jù)緩存器
系統(tǒng)采集的數(shù)據(jù)常常放在數(shù)據(jù)緩存器中。數(shù)據(jù)緩存區(qū)要求既要有與A/D芯片的接口，又要有與系統(tǒng)DSP的接口以提高數(shù)據(jù)吞吐率，因此常選用雙口RAM或FIFO。由于FIFO不需要地址尋址，為了簡化控制信號，本模塊采用FIFO芯片CY7C425作為數(shù)據(jù)緩存區(qū)。FIFO存儲器允許數(shù)據(jù)寫入和讀出不依賴于數(shù)據(jù)速率，并且總是以寫入的順序讀出。根據(jù)Full和Empty標志來判斷存儲器全滿或空。FIFO芯片可以進行數(shù)據(jù)寬度和存儲深度的擴展而不會增加額外的時間延遲。當寫信號（W）為低電平時發(fā)和寫操作，當讀信號（R）為低電平時發(fā)生讀操作。A/D轉換的結果通過寫操作不斷存入FIFO中，當FIFO滿時，F(xiàn)ull標志有效，向系統(tǒng)申請中斷，DSP響應中斷，立即啟動DMA讀FIFO中的數(shù)據(jù)，當讀到空時，Empty標志有效，DSP停止讀入操作。采用兩片CY7C425擴展為18位1024字的高速異步FIFO存儲器，數(shù)據(jù)處理速度達到50MHz，可以實現(xiàn)數(shù)據(jù)的高速寫入和高速讀出。FIFO異步讀寫時序見圖3。
2.3 狀態(tài)機模塊
狀態(tài)機（FSM）完成自動A/D轉換和數(shù)據(jù)存儲，控制芯片是EPM7128SQC100。該狀態(tài)機由系統(tǒng)
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